verilog

5El calor

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¿Qué significa el término "Verilog Synthesis"?

Cuando alguien te pregunta si alguna vez has hecho alguna síntesis verilog, ¿qué significa eso realmente? ¿Eso significa escribir el código, la simulación, descargar el código al hardware real, o qué?

verilog 2012-02-10

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Verilog Best Practice - Incrementando una variable

No soy de ninguna manera un experto en Verilog, y me preguntaba si alguien sabía cuál de estas formas de incrementar un valor era mejor. Lo siento si esta es una pregunta demasiado simple. Camino A: E

verilog 2011-11-04

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7El calor

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¿Qué significa "net" en Verilog?

Estoy empezando a aprender Verilog. Según tengo entendido, Verilog tiene net tipos de datos. ¿Qué significa net?

verilog 2012-04-02

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5El calor

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¿Cuál es el sentido de un bloque inicial "simple"?

estoy leyendo un tercero Verilog, y encontramos que: function [31:0] factorial; input [3:0] operand; reg [3:0] index; begin factorial = operand ? 1 : 0; for(index = 2; inde

verilog system-verilog 2012-04-02

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valor entero con signo de impresión Verilog almacenada en una variable de tipo reg

¿Cómo se imprime un valor entero con signo almacenado en un registro de 8 bits declarados como reg [7: 0] acc; Usando $ pantalla ("ACC:% d", acc) Se imprime el valor sin signo. ¿Cuál es la sintaxis co

verilog xilinx 2012-02-17

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5El calor

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Módulo Verilog VPI simple para abrir archivos de audio

Me gustaría escribir una interfaz VPI/PLI que abrirá archivos de audio (es decir, wav, aiff, etc.) y presentará los datos al simulador Verilog. Estoy utilizando Icarus en este momento y deseo usar lib

audio signal-processing verilog libsndfile icarus 2011-06-16

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17El calor

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Mejor forma de codificar una RAM en Verilog

¿Qué código es mejor al escribir una RAM? asignar data_out dentro always bloque: module memory( output reg [7:0] data_out, input [7:0] address, input [7:0] data_in, input write_enab

verilog vlsi 2011-10-03

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9El calor

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Incremento de múltiples Genvars en Verilog Generate Statement

Estoy intentando crear un comparador de etapas múltiples en verilog y no puedo encontrar la manera de incrementar múltiples genvarios en un solo ciclo de generación. Estoy intentando lo siguiente: gen

hardware syntax-error verilog system-verilog hdl 2012-03-05

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9El calor

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Diferencia entre @ (posedge Clk); a <= 1'b1; y @ (posedge Clk) a <= 1'b1;

¿Hay alguna diferencia entre @(posedge Clk); a<= 1'b1; y @(posedge Clk) a<= 1'b1; Nota del punto y coma después de CLK. Encontré líneas de código similares cuando estaba navegando por un

verilog system-verilog 2012-01-18

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Alternativas a readmemh en Verilog

Estoy tratando de cargar valores de un archivo en una matriz de dos dimensiones como esta. reg [31:0] RAM[63:0]; initial $readmemh("memory.dat",RAM); ¿Cuáles son las alternativas? Si quería c

verilog 2011-12-10

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