verilog

11El calor

5Respuesta

Verilog generate/genvar en un bloque siempre

Estoy tratando de obtener un módulo para pasar la verificación de sintaxis en ISE 12.4, y me da un error que no entiendo. En primer lugar un fragmento de código: parameter ROWBITS = 4; reg [ROWBITS-

verilog 2012-09-20

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6El calor

1Respuesta

¿Cómo configurar Eclipse para el diseño de FPGA en VHDL y Verilog)?

Soy nuevo con Eclipse, lo he usado para el desarrollo de SW y en el entorno de Altra para el procesador Nios. Pero ahora, tengo un proyecto bastante grande que debo administrar y me gustaría utilizar

eclipse eclipse-plugin vhdl verilog fpga 2012-06-28

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7El calor

1Respuesta

Definir paréntesis de varios caracteres en Emacs

En Verilog se encierran bloques de código entre las palabras 'begin' y 'final' como este: if(foo) begin x <= 1'b0; y <= 1'b0; end else begin x <= x_d; y <= y_d; end ¿Hay alguna

emacs verilog parentheses 2012-05-17

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9El calor

5Respuesta

Asignar un valor inicial sintetizable a un registro en Verilog

Soy un novato de FPGA que intenta aprender Verilog. ¿Cómo puedo "asignar" un valor a un registro en un bloque siempre, ya sea como un valor inicial, o como una constante. Intento hacer algo como esto

verilog 2012-04-04

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7El calor

2Respuesta

Como puedo separar declaraciones largas en líneas en Verilog

Por ejemplo, tengo una sola declaración de largo: $display("input_data: %x, output_data: %x, result: %x", input_data, output_data, result); ¿Cómo puedo hacerl

verilog 2012-07-17

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5El calor

2Respuesta

Operador de interrogación Verilog (?)

Estoy tratando de traducir un programa verilog en vhdl y me he topado con una afirmación donde se utiliza un operador de signo de interrogación (?) En el programa verilog. El siguiente es el código ve

operators vhdl verilog 2012-09-09

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9El calor

3Respuesta

¿Cómo se comporta Verilog con números negativos?

Por ejemplo, decir que tengo un reg [7:0] myReg que asignarle el valor -8'D69 Sé tiendas Verilog que como complemento a 2 por lo que debe ser almacenada como 10111011 La pregunta que tengo ahora es

verilog negative-number 2012-09-13

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5El calor

2Respuesta

¿Por qué mi Flip Flop D no espera el borde positivo del reloj?

Como he sabido, D flipflop muestrea su valor de entrada en cada borde positivo del reloj. Por lo tanto, producirá un retraso de 1 ciclo. ¿Derecha? Pero, ¿por qué mi flip-flop D no produce un retraso d

verilog 2012-07-26

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9El calor

8Respuesta

División en verilog

Me enseño a mí mismo verilog. El libro que estoy siguiendo declaró en los capítulos de introducción que para realizar la división usamos el operador '/' o el operador '%'. En capítulos posteriores, se

verilog 2012-07-30

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7El calor

3Respuesta

bloque siempre @ * con una sola tarea sin bloqueo: ¿buena, mala o irrelevante?

La regla general mencionada en todos los libros que he leído hasta ahora es que debe usar asignaciones que no sean de bloqueo en bloques siempre que sean movidos por el borde ascendente o descendente

verilog 2012-06-21

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