Como puedo separar declaraciones largas en líneas en Verilog

Question

Por ejemplo, tengo una sola declaración de largo:

$display("input_data: %x, 
       output_data: %x, 
       result: %x", 
       input_data, 
       output_data, 
       result); 

¿Cómo puedo hacerlo en una sola declaración y varias líneas en Verilog?

Answer 1

Debe dividir la cadena entre comillas. Aquí está una manera:

module tb; 

initial begin 
    integer input_data = 1; 
    integer output_data = 0; 
    integer result  = 55; 
    $display("input_data: %x " , input_data, 
      "output_data: %x " , output_data, 
      "result: %x "  , result); 
end 

endmodule 

/* 

Outputs: 

input_data: 00000001 output_data: 00000000 result: 00000037 

*/ 

Answer 2

De manera más general, también se puede utilizar el operador de concatenación de cadenas:

{ "texto1", "texto2", "string3"}