¿Qué significa "net" en Verilog?

Question

Estoy empezando a aprender Verilog. Según tengo entendido, Verilog tiene net tipos de datos.

¿Qué significa net?

Answer 1

Una red es un tipo de datos de este tipo, donde no se usa para almacenar valores. Ellos representan conexiones físicas. Puede pensar en el cable como un tipo de datos netos.
Puede ver más en las redes here.

Answer 2

Un neta es la abreviatura de red, y una red es un grupo de dispositivos que comparten una conexión común, un alambre en la mayoría de los casos aquí. Escribí un short article para explicar por qué Verilog tiene redes.

Answer 3

Redes: representan las conexiones estructurales entre componentes. Las imágenes tienen valores continuamente accionados por las salidas de los dispositivos a los que están conectadas. es decir, las redes obtienen el valor de salida de sus controladores. Si una red no tiene un controlador, obtiene el valor de z (alta impedancia).

Answer 4

IEEE 1364-2005

4.2 Redes y variables:

Hay dos grupos principales de los tipos de datos: los tipos de datos variables y los tipos de datos netos. Estos dos grupos difieren en la forma en que están asignados y mantienen valores. También representan diferentes estructuras de hardware.

4.2.1 declaraciones netos:

Los tipos de datos netos puede representar las conexiones físicas entre las entidades estructurales, tales como puertas. Una red debe no almacenar un valor (a excepción de la red trireg). En cambio, su valor estará determinado por los valores de sus controladores, tales como una asignación continua o una puerta.

y la tabla de sintaxis que sigue dice:

net_type :: = supply0 | suministro1 | tri | triand | trior | tri0 | tri1 | uwire | alambre | varita | WOR

Interpretación

Una red es un conjunto de tipos de datos, uno de los cuales es wire.

Esos tipos de datos tienen en común que, a diferencia de los registros, no tienen memoria: son solo resultados intermedios determinados por su entrada. Al igual que la noción intuitiva de los cables.