Cuando alguien te pregunta si alguna vez has hecho alguna síntesis verilog, ¿qué significa eso realmente? ¿Eso significa escribir el código, la simulación, descargar el código al hardware real, o qué? Lo leí en línea, pero dijeron que es el proceso de convertir el nivel alto al nivel de la puerta, lo que realmente no me dice mucho.¿Qué significa el término "Verilog Synthesis"?
Wikipedia responde bien a esta pregunta en su entrada "Logic synthesis".
La sinopsis es que la síntesis transforma construcciones Verilog/VHDL de alto nivel, que no tienen hardware físico real que puede ser cableada para hacer su lógica, en construcciones lógicas bajo nivel que puede ser, literalmente, modelados en la forma de transistor logic o look-up tables u otros componentes de hardware FPGA o ASIC.
Verilog es un lenguaje de scripting y un HDL (lenguaje de descripción de hardware). El componente de scripting se usa a menudo para escribir bancos de pruebas para verificar el HDL o (en casos limitados) como un lenguaje de metaprogramación para generar HDL a partir de los parámetros de entrada. Una cosa que confunde a los recién llegados es que casi todos los tutoriales de Verilog comienzan enseñándote sobre las partes de scripting del lenguaje. Puede actuar como un lenguaje de programación simple, imperativo y secuencial. Puede hacer bucles e imprimir resultados. Casi todo eso es irrelevante cuando está restringido al sintetizable subconjunto de Verilog que se puede utilizar como un HDL. Si alguien le pregunta si ha realizado la síntesis de Verilog, probablemente estén tratando de distinguir si ha tomado algún diseño Verilog hasta el hardware real. Una vez hecho esto, demostraría que comprende cómo usar Verilog como HDL. Si solo ha realizado la simulación, puede estar confiando en funciones de lenguaje que no se pueden sintetizar y, por lo tanto, no se pueden usar en hardware real.
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