Asignar un valor inicial sintetizable a un registro en Verilog

Question

Soy un novato de FPGA que intenta aprender Verilog. ¿Cómo puedo "asignar" un valor a un registro en un bloque siempre, ya sea como un valor inicial, o como una constante. Intento hacer algo como esto en el siguiente código. Me sale un error porque la constante de 8 bits no cuenta como entrada. Tampoco quiero activar siempre el reloj. Solo quiero asignar un registro a un valor específico. Como quiero que sea sintetizable, no puedo usar un bloque inicial. Muchas gracias.

module top 
(
    input wire clk, 
    output wire [7:0] led 
); 


reg [7:0] data_reg ; 
always @* 
begin 
    data_reg = 8'b10101011; 
end 

assign led = data_reg; 

endmodule 

Answer 1

Puede combinar la declaración de registro con la inicialización.

reg [7:0] data_reg = 8'b10101011; 

O puede utilizar un bloque de initial

reg [7:0] data_reg; 
initial data_reg = 8'b10101011; 

Answer 2

El siempre @ * nunca se disparará ya que no cambian los argumentos de la mano derecha. ¿Por qué no usar un cable con assign?

module top (
    input wire clk, 
    output wire [7:0] led 
); 

wire [7:0] data_reg ; 
assign data_reg = 8'b10101011; 
assign led  = data_reg; 

endmodule 

Si realmente desea un flop donde puede cambiar el valor, el valor predeterminado sería en la cláusula de reinicio.

module top 
(
    input  clk, 
    input  rst_n, 
    input [7:0] data, 
    output [7:0] led 
); 

reg [7:0] data_reg ; 
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) 
    data_reg <= 8'b10101011; 
    else 
    data_reg <= data ; 
end 

assign led = data_reg; 

endmodule 

Esperanza esto ayuda

Answer 3

Cuando se pone un chip de potencia todos Es registros contienen valores aleatorios. No es posible tener un valor inicial. Siempre será aleatorio.

Es por eso que tenemos señales de reinicio, para restablecer los registros a un valor conocido. El reinicio está controlado por algo fuera de chip, y escribimos nuestro código para usarlo.

always @(posedge clk) begin 
    if (reset == 1) begin // For an active high reset 
     data_reg = 8'b10101011; 
    end else begin 
     data_reg = next_data_reg; 
    end 
end 

Answer 4

Debe utilizar lo recomienda la documentación de FPGA. No hay una forma portátil de inicializar valores de registro que no sea el uso de una red de reinicio. Esto tiene un costo de hardware asociado en la mayoría de los objetivos de síntesis.

Answer 5

Las otras respuestas son todas buenas. Para los diseños FPGA de Xilinx, es mejor que no para usar líneas de restablecimiento explícitas, y usar bloques initial para las condiciones de reinicio. Aquí está el libro blanco de Ken Chapman (Xilinx gurú FPGA)

http://japan.xilinx.com/support/documentation/white_papers/wp272.pdf