valor entero con signo de impresión Verilog almacenada en una variable de tipo reg

Question

¿Cómo se imprime un valor entero con signo almacenado en un registro de 8 bits declarados como

reg [7: 0] acc;

Usando

$ pantalla ("ACC:% d", acc)

Se imprime el valor sin signo.

¿Cuál es la sintaxis correcta para la función $ display?

Answer 1

Si se declara la reg como signed, $display mostrará el signo menos:

module tb; 

reg signed [7:0] acc; 

initial begin 
    acc = 8'hf0; 
    $display("acc : %d", acc); 
end 

endmodule 

/* 

Prints out: 

acc :   -16 

*/ 

Answer 2

encontré con este problema también y se veía a través de la norma SystemVerilog 2012, pero no vi ninguna mención de signo en la sección sobre especificadores de formato. Aquí está una alternativa de solución (básicamente equivalente) que también funciona:

$display("acc : %d", $signed(acc)) 

La función "$ firmado" convierte el valor de entrada en un tipo firmado con el mismo ancho de bits.