system-verilog

23El calor

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lleno vs vectores descomprimidos en el sistema de Verilog

Buscando en algún código que estoy manteniendo en el Sistema Verilog veo algunas señales que se definen así: node [range_hi:range_lo]x; y otras personas que se definen como esto: node y[range_hi:ran

vector system-verilog 2009-01-25

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5El calor

3Respuesta

¿Existen gramáticas de verilog completas del sistema de fuente abierta?

¿Hay alguna gramáticas para el sistema Verilog que sean de código abierto? Estoy buscando System Verilog, no gramáticas simples de Verilog.

verilog system-verilog 2010-12-22

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7El calor

2Respuesta

¿por qué debería usar vectores sin empaquetar en System Verilog?

Siguiendo con this pregunta sobre la diferencia entre vectores empaquetados y no empaquetados en SV, ¿por qué querría usar vectores sin empaquetar? vectores de pic tener estas ventajas que desarmaba v

system-verilog 2009-02-04

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5El calor

3Respuesta

¿Cuál es el sentido de un bloque inicial "simple"?

estoy leyendo un tercero Verilog, y encontramos que: function [31:0] factorial; input [3:0] operand; reg [3:0] index; begin factorial = operand ? 1 : 0; for(index = 2; inde

verilog system-verilog 2012-04-02

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6El calor

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Exportación de tareas a 'C usando DPI

Tengo un banco de pruebas basado en verilog, conectado a' fuente C usando DPI. Ahora, usando DPI, planeo escribir mi firmware completo. Para ello necesito 3 cosas Registro Leer escritura de registro m

verilog hardware system-verilog verification system-verilog-dpi 2009-04-07

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21El calor

8Respuesta

VHDL/Verilog related programming forums?

El diseño de hardware con VHDL o Verilog se parece más a la programación actual. Sin embargo, veo que los miembros de SO no están hablando tan activamente sobre la programación de VHDL/Verilog. ¿Hay a

vhdl verilog system-verilog systemc 2010-06-30

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9El calor

7Respuesta

Parametrización de manejo en paquetes SystemVerilog

SystemVerilog agregó paquetes para proporcionar espacios de nombres para piezas de código comunes (funciones, tipos, constantes, etc.). Pero como los paquetes no se crean instancias, no se pueden para

verilog system-verilog 2010-10-09

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5El calor

2Respuesta

¿Existen algunas buenas herramientas de administración de dependencias que no sean específicas de un idioma?

Estoy buscando una herramienta de administración de dependencias que no sea específica para Java o cualquier otro idioma. Usamos SystemVerilog, un lenguaje de descripción de hardware, para crear módul

dependency-management system-verilog 2012-03-02

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2Respuesta

Incremento de múltiples Genvars en Verilog Generate Statement

Estoy intentando crear un comparador de etapas múltiples en verilog y no puedo encontrar la manera de incrementar múltiples genvarios en un solo ciclo de generación. Estoy intentando lo siguiente: gen

hardware syntax-error verilog system-verilog hdl 2012-03-05

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9El calor

2Respuesta

Diferencia entre @ (posedge Clk); a <= 1'b1; y @ (posedge Clk) a <= 1'b1;

¿Hay alguna diferencia entre @(posedge Clk); a<= 1'b1; y @(posedge Clk) a<= 1'b1; Nota del punto y coma después de CLK. Encontré líneas de código similares cuando estaba navegando por un

verilog system-verilog 2012-01-18

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