Comparación de FPGA con diseño ASIC

Question

Tengo una pregunta fundamental. Produje alguna imagen FPGA para alguna aplicación multimedia y ahora me gustaría comparar mis resultados con los de la implementación ASIC del mismo algoritmo en términos de área de rendimiento &. He oído que tal comparación no tiene sentido ya que de alguna manera está comparando manzanas y naranjas. Pero he oído hablar de la métrica de equivalencia Gate, ¿no puedo usar esto para comparar?

Gracias

Answer 1

La equivalencia métrica puerta que podría llegar a dentro de un orden de magnitud - si eso es lo suficientemente bueno para usted? El problema es que un LUT de 4 entradas puede implementar una única puerta Y o una función compleja de 4 entradas que representa varias puertas. O (en un chip Xilinx) puede ser un registro de desplazamiento con 16 bits de memoria. Y tiene un flip-flop conectado a su salida (con señales de control concomitantes y similares ... otras pocas puertas). Y si usó la memoria de Bloque o los bloques DSP, son aún más difíciles de cuantificar.

Cuando dice que quiere comparar el rendimiento y el área, ¿realmente quiere decir "costo"? ¿Es este un producto potencial con millones de unidades vendidas, o "solo" unas 10 de miles? ¡ASIC NRE es grande!

También puede optimizar el diseño de su FPGA por el costo, lo que podría ser suficiente, según sus volúmenes. Por ejemplo, un diseño de procesamiento de imagen hecho de forma tradicional puede ser 10 veces más grande que uno diseñado para un uso de FPGA realmente pequeño, con un rendimiento de aplicación similar ... si sabe lo que está haciendo :)

Answer 2

Como ha sido señalado, los equivalentes de puerta son solo una estimación aproximada y no todos precisos para determinar el área en un ASIC. Existen diferentes maneras de averiguar cómo funcionaría su diseño (y su costo) en un ASIC. Probablemente utilizó un HDL (VHDL o Verilog) para implementar su diseño. Si tiene acceso a una herramienta de síntesis como el compilador de diseño (DC) de Synopsys, puede usarlo con una de las bibliotecas suministradas por ASIC para determinar el área. También puede usarlo para generar una lista de redes post-síntesis, a nivel de compuerta, que puede usar en simulación para determinar el rendimiento. DC también le dará información sobre el tiempo de ruta crítica, etc. que también se puede usar para calcular el rendimiento.

Sin embargo, DC es un producto muy costoso y es probable que haya utilizado las herramientas suministradas por el proveedor FPGA para sintetizar su diseño HDL. Podría acercarse a un proveedor de ASIC y pedirles que analicen su diseño para determinar el rendimiento del tamaño & (probablemente usarían DC, tendría que estar dispuesto a entregarles su HDL). Pueden inclinarse a hacer esto para ganar su negocio. Pero como se ha señalado, los NRE de ASIC son muy caros, así que a menos que tenga un producto de alto volumen, probablemente no tenga sentido mover su diseño a un ASIC.