Alineación de memoria en un procesador Intel de 32 bits

Question

Los procesadores Intel de 32 bits como Pentium tienen un bus de datos amplio de 64 bits y, por lo tanto, obtienen 8 bytes por acceso. En base a esto, asumo que las direcciones físicas que estos procesadores emiten en el bus de direcciones siempre son múltiplos de 8.

En primer lugar, ¿es correcta esta conclusión?

En segundo lugar, si es correcto, entonces uno debe alinear los miembros de la estructura de datos en un límite de 8 bytes. Pero he visto personas que usan una alineación de 4 bytes en cambio en estos procesadores.

¿Cómo pueden justificarse al hacerlo?

Answer 1

La regla general (directamente de los manuales de optimización de Intels y AMD) es que cada tipo de datos debe alinearse por su propio tamaño. Un int32 debe alinearse en un límite de 32 bits, un int64 en un límite de 64 bits, y así sucesivamente. Un char encajará bien en cualquier lugar.

Otra regla de oro es, por supuesto, "el compilador ha sido informado sobre los requisitos de alineación". No necesita preocuparse porque el compilador sabe agregar el relleno y las compensaciones correctas para permitir un acceso eficiente a los datos.

La única excepción es cuando se trabaja con instrucciones SIMD, donde debe asegurarse manualmente la alineación en la mayoría de los compiladores.

En segundo lugar, si es correcto, entonces uno debe alinearse miembros de la estructura de datos en un límite de 8 byte. Pero he visto personas usando una alineación de 4 bytes en cambio en estos procesadores.

No veo cómo eso hace la diferencia. La CPU simplemente puede emitir una lectura para el bloque de 64 bits que contiene esos 4 bytes. Eso significa que obtiene 4 bytes adicionales antes de los datos solicitados o después de eso. Pero en ambos casos, solo se necesita una sola lectura. La alineación de 32 bits de datos de 32 bits garantiza que no cruzará un límite de 64 bits.

Answer 2

bus física es de 64 bits de ancho ... múltiplo de 8 -> sí

Sin embargo, hay dos factores más a tener en cuenta:

1. Algunos conjunto de instrucciones x86 son bytes dirigida. Algunos están alineados a 32 bits (es por eso que tienes algo de 4 bytes). Pero ninguna instrucción (núcleo) tiene 64 bits alineados. La CPU puede manejar el acceso a datos desalineados.
2. Si le importa el rendimiento, debe pensar en la línea de caché, no en la memoria principal. Las líneas de caché son mucho más amplias.

Answer 3

Para el acceso aleatorio y siempre que los datos no estén desalineados (por ejemplo, al cruzar un límite), no creo que importe demasiado; la dirección y el desplazamiento correctos en los datos se pueden encontrar con una construcción AND simple en hardware. Se vuelve lento cuando un acceso de lectura no es suficiente para obtener un valor. Es por eso que los compiladores generalmente ponen pequeños valores (bytes, etc.) juntos porque no tienen que estar en un desplazamiento específico; los cortos deben estar en direcciones pares, 32 bits en direcciones de 4 bytes y 64 bits en direcciones de 8 bytes.

Tenga en cuenta que si tiene acceso de datos invocado y lineal en caché, las cosas serán diferentes.

Answer 4

Están justificados para hacerlo porque cambiar a una alineación de 8 bytes constituiría un cambio de ABI, y la mejora del rendimiento marginal no merece la pena.

Como ya ha dicho alguien más, las cachelines son importantes. Todos los accesos en el bus de memoria real están en términos de líneas de caché (64 bytes en x86, IIRC). Vea el documento "Lo que todo programador necesita saber sobre la memoria" que ya se mencionó. Entonces el tráfico de memoria real está alineado en 64 bytes.

Answer 5

El bus de 64 bits al que se refiere alimenta las memorias caché. Como CPU, siempre lea y escriba líneas de caché completas. El tamaño de una línea de caché siempre es un múltiplo de 8, y su dirección física está de hecho alineada en desplazamientos de 8 bytes.

Las transferencias de caché a registro no utilizan el bus de datos externo, por lo que el ancho de ese bus es irrelevante.